到岗时间:不限
年龄要求:不限
性别要求:不限
婚况要求:不限
岗位职责:1.研究相应的工艺库中逻辑单元和相关IP的行为和性能,对芯片进行早期布局规划,并反馈给架构设计人员;2.按照计划完成芯片的综合环境、一致性检查(formalcheck)环境搭建以及网表提交,跟进静态时序分析(STA)情况,对芯片的面积,功耗和时序进行综合评估和优化,并反馈给架构设计人员和代码设计人员进行优化;3.协助RTL设计人员做好RTL代码的QA;4.时钟树和复位信号的规划,跨时钟域信号分析,片内测试设计;5.负责timingsignoff和lowerpowerFlow;6.跟踪芯片投片后的质量,协助进行芯片的失效性分析;7.协助硬件工程师进行板级的信号完整性分析。任职要求:1.熟悉verilog/VHDL语言,熟练掌握Perl/Tcl等脚本语言;2.精通主流综合工具进行芯片级的综合和时序分析、优化,能够进行跨时钟域的分析;3.熟悉静态时序分析工具和等效性分析工具;4.有芯片后端或接口人工作经验,以及主流厂家(IBM,TSMC,UMC,SMIC,GlobalFoundary)的流片经验;
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